Analyse und Entwurf Einer All-Digital Phase-Locked Loop für die Erzeugung Hochlinearer FMCW-chirps

Abstract

Diese Arbeit beschäftigt sich mit der Erzeugung von FMCW-Chirps für ein Radarsystem. Hierfür soll eine digitale PLL entworfen und ihr Einsatz als Frequenzsynthesizer in einem FMCW-Radar untersucht werden. Der Integrierte Schaltkreis (IC) wird in einer 65 nm-CMOS-Technologie entwickelt. Als Referenzfrequenz soll ein externer Quarzoszillator mit 128 MHz verwendet werden. Da die Linearität der FMCW-Signale die Qualität des Radarsystems maßgeblilch beeinflusst, ist die Modellbildung des Synthesizers neben dem Schaltungsentwurf ein weiterer Schwerpunkt dieser Arbeit. So wird eine Software entwickelt, die den Entwurf von digitalen Synthesizern für Radarsysteme erleichtern soll. Wie gezeigt wird ist es auf diese Weise möglich, die Linearität der generierten FMCW-Chirps mit guter Genauigkeit vorherzusagen. Des Weiteren kann dadurch auch das Radarsystem mit realistischen Signalen modelliert werden. In der Phasenregelschleife des realisierten ICs kommt ein digital gesteuerter Oszillator (DCO) zum Einsatz. Die Ausgangsfrequenz wird mit einem 18 Bit-Steuerwort digital abgestimmt. Auf diese Weise kann eine gemittelte Frequenzauflösung von weniger als 10 kHz pro LSB erreicht werden. Weiterhin befindet sich auf dem Chip ein Time-to-Digital Converter (TDC), der mit einer effektiven Auflösung von 21.8ps das Phasenrauschen des Synthesizers nahe des Trägers dominiert. Indem der TDC innerhalb einer Delay-Locked Loop arbeitet, wird sein Dynamikbereich während des Betriebs nachgeregelt, so dass keine weitere Kalibrierung nötig ist. Weiterhin ist dem DCO eine Logik zur Linearisierung seiner Kennlinie vorgeschaltet. Diese macht es möglich nach einmaliger Konfiguration eine Vielzahl von linearisierten FMCW-Signalen zu erzeugen. Dabei wird für langsame Frequenzrampen mit einer Steigung von weniger als 1 MHz/µs ein RMS-Frequenzfehler von bis zu 7.26 kHz erreicht werden. Bei höheren Steigungen beträgt der beste gemessene Wert 882 kHz. Die schnellste vermessene Frequenzrampe mit einer Steigung von 8 MHz/µs besitzt einen RMS Frequenzfehler von 1.662 MHz. Bei einer Frequenzablage von 10 kHz beträgt das Phasenrauschen des digitalen Frequenzsynthesizers -83.8 dBc/Hz.

Alternate abstract:

This work is about generating FMCW chirps for a radar system. For this purpose a digital PLL is developed and its deployment as a frequency synthesizer for an FMCW radar is investigated. The integrated circuit (IC) is fabricated in a 65 nm CMOS technology. An external crystal oscillator will be used as a 128 MHz frequency reference source. Since the linearity of FMCW signals is one of the major parameters in radar systems a special emphasis of this work besides the circuit design will be about modelling the synthesizer IC. A software is developed that should help to make the development process more efficient. As shown during the course of this work, with the help of this software it is possible to accurately predict the linearity of the generated chirps. Furthermore, calculations concerning the radar signal processing can be performed using realistic signals that include both linearity and noise performance. A digitally controlled oscillator (DCO) is used in the phase locked loop of the realized IC. Its output frequency is controlled via an 18 Bit digital signal. This way the frequency resolution reaches an averaged accuracy of lower than 10 kHz per LSB. Additionally, a Time-to-Digital Converter (TDC) measures the quantization error of the digital loop. Its effective resolution of 21.8 ps is dominating the in-band phase noise performance of the synthesizer. As the TDC is operating within a Delay-Locked Loop (DLL) its dynamic range is regulated continuously. That way an additional calibration is not necessary. A linearization logic is proposed to compensate nonlinearities in the DCO frequency characteristic. This way it is possible to generate numerous linearized FMCW signals after one time configuration. The resulting RMS frequency error for slow chirp slopes of below 1 MHz/µs measures 7.26 kHz. For higher chirp slopes the best value is 882 kHz. The frequency ramp signal with the highest slope of 8 MHz/µs results in an RMS frequency error of 1.662 MHz. The phase noise performance of the digital synthesizer measures -83.8 dBc/Hz at a frequency offset of 10 kHz.